图 左：随着码距增从3（橙色框内比特）增大到5（红色框内比特）再到7（所有彩色标注比特）；右：逻辑错误率指数下降
在国家自然科学基金项目（批准号：92476203、92476001）等资助下，中国科学技术大学潘建伟教授、朱晓波教授、彭承志教授及其合作者，基于超导量子处理器“祖冲之3.2号”在码距为7的表面码上实现了低于纠错阈值的量子纠错，展示了逻辑错误率随码距增加而显著下降。这一成果使得我国达到了“低于阈值，越纠越对”的关键里程碑，为未来大规模容错量子计算奠定关键技术基础。相关成果以“基于全微波泄漏抑制的表面码阈值以下量子纠错实验（Experimental Quantum Error Correction below the Surface Code Threshold via All-Microwave Leakage Suppression）”为题，于2025年12月22日发表在《物理评论快报》（Physical Review Letters），论文链接：https://journals.aps.org/prl/abstract/10.1103/rqkg-dw31。
在量子计算中，量子比特易受噪声干扰，实现可扩展的通用量子计算机必须依靠量子纠错将物理比特的错误率压低到“纠错阈值”以下。表面码是目前最成熟的量子纠错方案，但其需要大量辅助比特和额外操作，若物理比特错误率过高，反而会出现“越纠越错”的情况。其中最具破坏性的“泄漏错误”会使量子比特偏离计算空间，无法被表面码直接纠正，并在大规模系统中累积成为性能瓶颈。因此，抑制泄漏错误、实现“低于阈值”的量子纠错，被视为量子计算迈向实用化的关键标志。研究团队较早开展表面码研究，2022年实现码距3的逻辑比特；2023年谷歌实现码距5，但均未突破阈值。直到2025年，谷歌在码距7上首次实现低于阈值的逻辑比特，但其方案对芯片架构和低温布线要求极高，扩展性仍受限制。
研究团队基于107比特“祖冲之3.2号”量子处理器，提出并成功实践了一种全新的“全微波量子态泄漏抑制架构”。在“祖冲之3.2号”处理器本身具备的高精度单双比特门操作、长相干时间等优异性能基础上，研究团队结合全微波量子态泄漏抑制架构，实现了码距为7的表面码逻辑比特。实验结果显示，逻辑错误率随码距增加显著下降，错误抑制因子达到1.4，证明了系统已工作在纠错阈值之下，成功达到了“越纠越对”的目标。同时，全微波量子态泄漏抑制架构具有天然的频分复用特性，在硬件效率和扩展性上较谷歌的技术路线具有显著优势，为未来构建百万比特级量子计算机提供了一种更具优势的解决方案。