在国家自然科学基金创新研究群体项目（项目编号：61621061）等资助下，北京大学电子学系、纳米器件物理与化学教育部重点实验室张志勇教授团队与彭练矛教授团队合作，在高能效新型晶体管研究领域取得重要进展。研究成果以“Dirac-source Field-effect Transistors as Energy-efficient, High-performance Electronic Switches（作为高能效和高性能电子开关的狄拉克源场效应晶体管）”为题，于2018年6月14日在线发表于Science（《科学》）。论文链接：http://science.sciencemag.org/content/early/2018/06/13/science.aap9195。
集成电路的发展趋势已由追求性能和提升集成度为主转变成以降低功耗为主，而降低功耗最有效方法是降低工作电压。目前，CMOS（互补金属氧化物半导体）集成电路（14/10nm技术节点）的工作电压降低至0.7V，而MOS晶体管中亚阈值摆幅（SS）的热激发限制（60mV/DEC）导致集成电路的工作电压无法降低到0.64V以下。用于未来集成电路的超低功耗晶体管不仅要求亚阈值摆幅低于60mV/DEC，开态电流足够大，而且要求性能稳定、制备简单。
张志勇教授和彭练矛教授研究团队合作提出了一种新型超低功耗场效应晶体管，采用具有特定掺杂的石墨烯作为“冷”电子源构建出狄拉克源场效应晶体管，在实验上实现室温下40mV/DEC左右的亚阈值摆幅。该晶体管的驱动电流可与MOSFET（金属-氧化物半导体场效应晶体管）相比拟，且其SS<60mV/DEC所跨的电流范围更大，在0.5V工作电压下的开态和关态电流均与英特尔公司14nm技术节点CMOS器件（在0.7V工作电压下）相当。
此项研究工作突破了晶体管室温亚阈值摆幅的热发射理论极限，提供了一种能够实现室温下亚60mV/DEC的新原理器件，并且能保持传统MOS晶体管的高性能，有望将集成电路的工作电压降低到0.5V及以下，为3nm以下技术节点的集成电路技术提供解决方案。
图. 采用双栅控制实现的狄拉克源晶体管结构和性能表征
(A)带有源端控制栅的狄拉克源晶体管结构示意图；(B)晶体管扫描电镜照片，其中标尺为200nm；(C)狄拉克晶体管“关”态能带图；(D)不同控制栅电压下的晶体管转移曲线；(E)亚阈值摆幅与控制栅电压关系图；(F)亚阈值斜率与温度关系图。